在電子設備中， 電（diàn）源（yuán）的穩定（dìng）性很重要，電源對紋波噪聲的抑製能力也同樣重（chóng）要。用來描述（shù）對電源紋波噪聲的抑製能力（lì），通常用電源抑製比(Power Supply Rejection Ratio)來表征（zhēng），它是衡量電源供應的穩定（dìng）性和對幹擾的抑製能力的重要（yào）參數。是經常在電子放大（dà）器（特別是運（yùn）算放大器 ）或穩壓器等規格書出現（xiàn）的參數。
電源抑製比（Power Supply Rejection Ratio）簡（jiǎn）稱PSRR，它以電源輸入（rù）紋波和輸出紋波的對數比來計算，單位為分貝（dB），其計算公式為：
PSRR測（cè）試應（yīng）用（yòng）
PSRR在電源管理（lǐ）芯片（PMIC）中應（yīng）用廣泛，覆蓋包（bāo）括（kuò）電源穩壓（yā）器、放大器等器件或電路的性能評估。尤其在當今典型的係（xì）統為處理器（如GPUs, SoCs, FPGAs）、高速串行接口（如SerDes，PCIe，USB）、高速並行數據（如DDR、LPDDR、GDDR）以及多路電源同時工（gōng）作的（de）需要穩定電（diàn）源供應且對電源（yuán）幹擾抑製力較高的低壓供電場景中，電源軌上的紋波噪聲來自於電源（yuán）的開關噪聲和（hé）諧波、數字信號串擾、時鍾耦合等諸多因素，係統對信號很敏感（gǎn），如果電源對紋波噪聲的抑製能（néng）力不夠，會直接導致（zhì）信號抖動、產生誤碼、影響係統穩定性並導（dǎo）致係統效率降低。
如下圖為一款用於人工智能（AI）的存儲器LPDDR，其工作電壓已低至0.5V，預留給電源的紋波噪聲裕量越來越小（xiǎo）。
鑒於其（qí）低電壓（yā）的電源需求及高吞吐量的特性，要保障（zhàng）其持續運行在高（gāo）算力的AI應用場景下，高穩定且對紋波噪聲高抑製能力的電源供應是必要的保障，如果（guǒ）電源（yuán）紋波噪聲抑製能力（lì）不夠，係統會存在如下風險：
● a）紋波噪聲抑（yì）製力差直接（jiē）影響電源的優化，降低（dī）係統的能效； ● b) 電源微小的（de）紋波（bō）噪聲（shēng）可能導致（zhì）芯（xīn）片數據失（shī）真或芯片算法錯誤，影（yǐng）響芯片（piàn）算法的可（kě）靠性和準確性； ● c)在處理射頻信號以實現通信或感知功能的應用中，影響通信質量（liàng）並可能導致感知錯誤等問題 因（yīn）此，對該場景下的電源紋波噪聲抑製能力就變得愈發（fā）重要。
